模块B是高低复位判断和补偿模块。该模块通过比较同周期前后采样值的大小来实现复位点判断，然后对经过复位的采样值进行相应的补偿操作。

在xilinx ISE8.2的平台上，对Verilog HDL编写的模拟表头作了功能仿真。采用常用的ModelSimSE 6.2对Testbench模块进行仿真，用以检测程序设计中计算和逻辑的正确性。仿真模块设置主时钟MCLK周期为10ns，高低电平持续时间相同。每隔50个时钟周期进行
一次采样，累加16个采样值求一次阶梯。仿真时间设置为35000ns，RSTB为主复位信号，ADBUSY与ADCNVST为ADC控制信号，CLOCK为DAC控制信号。

本方案对随机数X和输入INDATA在几种极限情况下的仿真结果进行了验证，用以检测表头程序设计的正确性。

结语

根据以上的软硬件设计，可设计出能够模拟光纤陀螺仪表头行为的模拟表头系统。测试时，将实际的光纤陀螺仪表头和调制解调电路与设计电路系统对接，就能得到所期望的波形和数据。将模拟表头的随机输入数(代表角速度ω)与被检测的调制解调电路输出作对比，可有效检验出被测调制解调电路的性能。