先进工艺制程成本的变化是一个有些争议的问题。成本问题是一个复杂的问题，有许多因素会影响半导体制程成本。本文将讨论关于半导体制程的种种因素以及预期。

　　晶圆成本

　　影响半导体工艺制程成本的第一个因素是晶圆成本。

　　毫无疑问，晶圆成本在不断上升。制程的金属层数随着工艺的演进不断上升，在130nm时典型的制程有六层金属，而到了5nm节点则预期至少会有14层金属。

　　从90nm节点开始开始引入应力技术以继续增强晶体管的性能，这也会增加制程的成本。从45nm到28nm节点，半导体制程引入了high-k栅技术以增强性能。

　　另一个变化是晶体管阈值电压数目的变化。在130nm节点，晶体管只有两种阈值(常规阈值RVT管与低阈值LVT管)，而到了16nm之后，有了多达五种阈值(超高阈值UHVT，高阈值HVT，常规阈值RVT，低阈值LVT与超低阈值ULVT)。这是因为，从40nm到16/14nm FinFET，短沟道效应越来越明显，为了控制漏电流必须引入多种阈值的器件。显然，这也会增加掩膜成本。

　　在先进半导体制程中，还会引入新的技术，如在16/14nm节点引入的FinFET技术，在5nm引入的堆叠横向纳米线(stacked horizontal nanowire )技术。

上图显示了不同工艺节点用到的技术，据此不同的工艺节点用到的掩膜层数如下图所示：

　　新的光刻技术

　　从20nm节点开始，为了使用传统光刻技术实现更小的特征尺寸，半导体制程引入了多重pattern技术。光刻机在28nm的时候只需要一次的光刻曝光就可以实现了。

　　但到了22nm/20nm，单次曝光有时候就不能给临界层提供足够的分辨率。芯片制造商就通过多重pattern的方式解决问题。这也就是增加了一个简单的两步流程。这当中的主要的挑战就是刻这些细线图案。

　　为了达到目标，芯片制造商只好使用双重pattern技术。在这个步骤里会需要两次光刻和刻蚀步骤去确定一个单层。使用这种双重pattern技术，可以减小30%的pitch，而三重pattern则需要三次曝光，也就是需要三次刻蚀步骤。

　　除此之外，业界在10nm和7nm还会碰到其他问题。在45nm和40nm的时候，设计的时候需要用到40层光罩，而到了14nm和10nm，光罩的需求量则上升到60层。“如果没有EUV，只是靠沉浸式去实现三倍甚至四倍pattern，那么我们认为在7nm的时候，光罩数量会上升到80到85层之间”。三星的晶圆制造资深主管Kelvin Low表示。

　　光罩层数的增加，也就代表着成本的水涨船高。同时覆盖物也将会成为Fab的灾难。覆盖物需要把光罩层有秩序的精确地放置在彼此的身上。而随着mask的增加，覆盖层也就会成为噩梦。如果没对齐，覆盖层问题就够你喝一壶了。

　　另外，现在做一层光罩需要1到1.5天，在7nm的时候使用多重pattern，那就需要差不多五个月的时间才能做好晶圆。这就意味着如果继续使用多重pattern，会导致晶圆成本高到无法接受。

　　除了多重pattern之外，另一种新的光刻技术是EUV。然而，EUV的掩膜制造也十分困难。EUV掩膜在很多方面与传统193nm光刻的掩膜不一样。因为它有很大的改变，对于每个产品的特性或者功能，在供应链中会产生很大影响，其中包括光刻胶、掩膜及中间掩膜，也涉及制造设备，如采用电子束写入设备以及软件。

　　在5纳米时，掩膜的写入时间是最大的挑战。因为今天的单电子束写入设备在做复杂图形时的出货不够快，费时太久。从己经出炉的报告来看，由于技术原因，设备的研发用了比预期长得多的时间。事实上，任何突破性的创新技术从研发到成功，再达到量产水平，都是如此。