另外，即使使用EUV，多重pattern也是必须的。只有在真正的关键层才需要采用EUV，而其他层仍然用多重pattern。可以说，在未来这样的混合模式光刻是趋势。

　　而且，当EUV延伸至7纳米以下时，作为一种提高光刻机放大倍率的方法，需要大数值孔径的镜头(NA)，为此ASML已经开发了一种变形镜头。它的两轴EUV镜头在扫描模式下能支持8倍放大，而在其他模式下也有4倍，因此NA要达0.5至0.6。

　　由此带来的问题是EUV光刻机的吞吐量矛盾，它的曝光硅片仅为全场尺寸的一半，与今天EUV光刻机能进行全场尺寸的曝光不一样。最新 EUV 机器的价格超过 1 亿欧元，是现有常规 193nm 光刻机价格的二倍多。

　　数字门密度与数字门成本

　　特征尺寸缩小最大的动力就是大规模ASIC中数字门尺寸缩小，从而在相同的芯片面积上可以放下更多的性能更好的标准单元。最终ASIC的成本应当同时考虑晶圆的成本以及门单元的密度。

　　数字门单元的尺寸在横向上决定于多晶硅以及多晶硅通孔的间距，而在纵向上则等于金属间最小间距乘以track数目。Track数越小，门尺寸越小，但是布线也越困难。

　　晶圆成本，数字门密度与数字门成本如下图左所示。在130nm到65nm之间，晶圆成本上升的速度较慢，此后在40nm到20nm之间，晶圆成本上升由于加入了更多阈值电压的晶体管而加快上升。在20nm之后，晶圆成本上升速度再次加快，这次是因为多重pattern。

　　数字门密度如下图中所示，密度以指数趋势上升，该趋势与摩尔定律相符。单位数字门成本如下图右所示，可见从130nm到20nm节点之间单位门成本下降较快，但是20nm之后单位门成本下降速度减缓。

　　Dark Silicon

　　目前芯片设计都有严格的功耗指标。随着门单元密度随指数上升，单位面积的功率密度也随指数上升，但是芯片散热能力上升却没这么快。为了解决散热问题，在芯片上出现了Dark Silicon，即芯片上部分晶体管在大多数时候是不上电的，仅仅在用到的时候才会启动。

　　这些Dark Silicon面积包括各类加速器，举例来说手机SoC里面的视频编解码模块的电源在不播放视频的时候是关掉的。这些Dark Silicon在大部分时间是不起作用的，从另一个角度说Dark Silicon也增加了芯片的成本。

　　设计成本
　　
　　在先进工艺设计成本可谓是一飞冲天。这就导致了在先进工艺下，芯片出货量需要非常大才能抵消NRE成本。如今，越来越少的设计可以满足如此大的出货量，因此很多设计出于经济上的考量不再使用最先进的工艺。

　　结语

　　尽管先进工艺的晶圆成本不断攀升，门单元的成本却能够保持下降。然而，过高的设计成本却成了一个问题，只有出货量非常大的芯片才有机会使用最新工艺。

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