纳米电子研究中心爱美科(imec)与益华电脑(Cadence Design Systems)日前共同宣布，采用极紫外光微影制程(EUV)与193浸润式(193i)微影技术完成首款5纳米测试芯片的设计定案(tapeout)。

　　为了生产此测试芯片，imec与Cadence将设计规则、资料库以及布局绕线技术进行最佳化，透过Cadence Innovus 设计实现系统获得最佳功率、效能与面积(PPA)。imec和Cadence利用EUV搭配自动对准四重曝光(SAQP)和193i光源成功完成处理器设 计定案，其中将金属间距由原先的32纳米缩短为24纳米，把显影技术推至极限。

　　Innovus设计实现系统为一次世代实体设计实现解决方案，让系统芯片(SoC)开发人员得以提供最佳PPA设计，同时加速上市前置时间。Innovus设计实现系统由大规模平行架构与突破性的最佳化技术所驱动，一般可提升10至20%的PPA，同时可将整体流程速度与产能最高提高10倍。

　　imec制程技术开发资深副总裁An Steegen表示：“在推展世界上最先进的5纳米甚至更小的制程中，我们的合作扮演重要的角色，共同开发出先进制程技术，如此款测试芯片。而所采用的 Cadence平台不但易于使用，也有助于我们的工程团队更具生产力地开发先进制程所需的规则(rule set)。”

　　Cadence数位Signoff事业群资深副总裁暨总经理Anirudh Devgan表示：“此次合作成功可证明Cadence与imec持续致力于将曝光技术应用至越来越多更小的制程。透过imec技术与Cadence Innovus设计实现系统，我们所建立的工作流程为开发创新的次世代行动与电脑先进制程设计奠定基础。”